module sevenseg (num,seg0,seg1,seg2,seg3,seg4,seg5,seg6);
input [2:0] num;
output seg0,seg1,seg2,seg3,seg4,seg5,seg6;

reg seg0,seg1,seg2,seg3,seg4,seg5,seg6;

always @ (num)
begin
  case (num)
    0 : begin seg0<=0; seg1<=0; seg2<=0; seg3<=0; seg4<=0; seg5<=0; seg6<=1; end
    1 : begin seg0<=1; seg1<=0; seg2<=0; seg3<=1; seg4<=1; seg5<=1; seg6<=1; end
    2 : begin seg0<=0; seg1<=0; seg2<=1; seg3<=0; seg4<=0; seg5<=1; seg6<=0; end
    3 : begin seg0<=0; seg1<=0; seg2<=0; seg3<=0; seg4<=1; seg5<=1; seg6<=0; end
    4 : begin seg0<=1; seg1<=0; seg2<=0; seg3<=1; seg4<=1; seg5<=0; seg6<=0; end
    5 : begin seg0<=0; seg1<=1; seg2<=0; seg3<=0; seg4<=1; seg5<=0; seg6<=0; end
    6 : begin seg0<=0; seg1<=1; seg2<=0; seg3<=0; seg4<=0; seg5<=0; seg6<=0; end
    7 : begin seg0<=0; seg1<=0; seg2<=0; seg3<=1; seg4<=1; seg5<=1; seg6<=1; end
//    8 : begin seg0<=0; seg1<=0; seg2<=0; seg3<=0; seg4<=0; seg5<=0; seg6<=0; end
//    9 : begin seg0<=0; seg1<=0; seg2<=0; seg3<=0; seg4<=1; seg5<=0; seg6<=0; end
    default: begin seg0<=0; seg1<=1; seg2<=1; seg3<=0; seg4<=0; seg5<=0; seg6<=0; end
endcase
end

endmodule